Thanh Thúy
Well-known member
Nó cho phép xây dựng các đơn vị logic khác nhau bằng cách sử dụng các tấm nano khác nhau và có thể có 100 đến 2.000 tấm nano trên cùng một con chip.
TSMC đã giới thiệu công nghệ bóng bán dẫn thế hệ tiếp theo trong tuần này tại Hội nghị Thiết bị Điện tử Quốc tế IEEE (IEDM) ở San Francisco, Hoa Kỳ. Công nghệ N2, hay 2 nanomet, là bước đột phá đầu tiên của gã khổng lồ sản xuất bán dẫn vào kiến trúc bóng bán dẫn mới được gọi là nanosheet hay còn gọi là cổng xung quanh.
Samsung có quy trình sản xuất các thiết bị tương tự và Intel và TSMC đều dự kiến sẽ bắt đầu sản xuất vào năm 2025.
So với quy trình N3 (3 nanomet) tiên tiến nhất hiện nay của TSMC, công nghệ mới nhanh hơn 15%, tiết kiệm năng lượng hơn 30% và dày đặc hơn 15%.
Geoffrey Yeap, phó chủ tịch phụ trách R&D và công nghệ tiên tiến của TSMC, nói với các kỹ sư tại IEDM rằng N2 là "thành quả của hơn 4 năm lao động". Trung tâm của các bóng bán dẫn ngày nay, FinFET, là các lá silicon thẳng đứng. Các bóng bán dẫn Nanosheet hoặc toàn cổng bao gồm một chồng các dải silicon hẹp.
Sự khác biệt này không chỉ cho phép kiểm soát tốt hơn dòng điện trong thiết bị mà còn cho phép sản xuất nhiều loại thiết bị hơn bằng cách tạo ra các tấm nano rộng hơn hoặc hẹp hơn. FinFET chỉ có thể cung cấp sự đa dạng này bằng cách tăng số lượng vây trong thiết bị—ví dụ: một, hai hoặc ba vây trong một thiết bị. Nhưng các tấm nano cung cấp cho các nhà thiết kế các tùy chọn về mức độ tăng dần ở giữa, chẳng hạn như tương đương với 1,5 vây hoặc bất kỳ số lượng vây nào có thể phù hợp hơn cho một mạch logic cụ thể.
Công nghệ của TSMC, được gọi là Nanoflex, cho phép xây dựng các đơn vị logic khác nhau bằng cách sử dụng các tấm nano khác nhau và có thể có 100 đến 2.000 tấm nano trên cùng một con chip. Các tế bào logic được tạo ra từ các thiết bị hẹp có thể tạo nên logic chung trên chip, trong khi những tế bào có tấm nano rộng hơn (có khả năng truyền nhiều dòng điện hơn và chuyển đổi nhanh hơn) sẽ tạo nên các lõi CPU.
Tính linh hoạt của tấm nano đặc biệt ảnh hưởng đến SRAM, bộ nhớ chính trên chip của bộ xử lý. Qua nhiều thế hệ, mạch sáu bóng bán dẫn quan trọng này không bị thu hẹp nhanh như các mạch logic khác. Nhưng N2 dường như đã phá vỡ sự trì trệ đang ngày càng thu hẹp này, tạo ra thứ mà Yeap cho biết là các tế bào SRAM dày đặc nhất từ trước đến nay: 38 megabit trên milimét vuông, cải thiện 11% so với công nghệ trước đó, N3. N3 chỉ tốt hơn 6% so với phiên bản tiền nhiệm. Yeap cho biết: “SRAM đạt được những lợi thế vốn có của việc sử dụng cổng bao quanh.
Bóng bán dẫn cổng vòm của tương lai
Khi TSMC tiết lộ thông tin chi tiết về bóng bán dẫn của năm tới, Intel đang nghiên cứu xem ngành công nghiệp sẽ mất bao lâu để thu nhỏ chúng. Câu trả lời của Intel: dài hơn suy nghĩ ban đầu.
Ashish Agrawal, một nhà công nghệ silicon thuộc Nhóm nghiên cứu linh kiện của Intel, nói với các Kỹ sư: “Cấu trúc tấm nano thực sự là biên giới cuối cùng của cấu trúc bóng bán dẫn”. được xây dựng từ các tấm nano. Vì vậy, điều quan trọng là các nhà nghiên cứu phải hiểu được những hạn chế của chúng, Agrawal nói.
“Chúng tôi chưa gặp bất kỳ khó khăn nào. Điều đó có thể thực hiện được và đó là bằng chứng… Chúng tôi đang tạo ra một bóng bán dẫn thực sự tốt.”
Intel đã chứng minh rằng các bóng bán dẫn có chiều dài cổng 6 nanomet hoạt động tốt.
Intel đã khám phá một hệ số tỷ lệ quan trọng, độ dài cổng, là khoảng cách được bao phủ bởi cổng giữa nguồn và cống của bóng bán dẫn. Cổng điều khiển dòng điện chạy qua thiết bị. Việc thu hẹp chiều dài cổng là rất quan trọng để rút ngắn khoảng cách tối thiểu giữa các thiết bị trong các mạch logic tiêu chuẩn, vì lý do lịch sử được gọi là khoảng cách tiếp xúc (CPP).
Agrawal cho biết: “Việc mở rộng quy mô CPP chủ yếu đạt được thông qua chiều dài cổng, nhưng quy mô mở rộng dự kiến sẽ bị đình trệ ở độ dài cổng 10 nanomet”. Chiều dài cổng 10nm được coi là quá ngắn và cùng với các vấn đề khác, cho phép quá nhiều dòng điện rò rỉ vào thiết bị khi thiết bị tắt.
Agrawal cho biết: “Vì vậy, chúng tôi đang xem xét đẩy quá trình này xuống dưới 10 nanomet”. Intel đã sửa đổi cấu trúc cổng xung quanh điển hình để thiết bị chỉ có một tấm nano duy nhất để dòng điện chạy qua khi thiết bị được bật.
Bằng cách làm mỏng tấm nano và sửa đổi vật liệu xung quanh nó, nhóm nghiên cứu đã tạo ra được một thiết bị có hiệu suất chấp nhận được, với chiều dài cổng chỉ 6 nanomet và độ dày tấm nano chỉ 3 nanomet.
Cuối cùng, các nhà nghiên cứu hy vọng rằng các thiết bị được phủ cổng silicon sẽ đạt đến giới hạn tỷ lệ, vì vậy các nhà nghiên cứu tại Intel và các công ty khác đang nỗ lực thay thế silicon trong các tấm nano bằng chất bán dẫn hai chiều như molybdenum disulfide. Nhưng nỗ lực tiến hành quy trình 6 nanomet có nghĩa là những chất bán dẫn hai chiều này có thể không cần thiết vào thời điểm hiện tại.
Sanjay Natarajan, phó chủ tịch cấp cao kiêm tổng giám đốc nghiên cứu công nghệ tại Intel Foundry cho biết: “Điều đó có thể thực hiện được và đó là bằng chứng… Chúng tôi đang tạo ra một bóng bán dẫn thực sự tốt” với một bóng bán dẫn chiều dài kênh 6 nanomet.
TSMC giới thiệu kiến trúc CFET
Tại IEDM, Mi Yujie, phó chủ tịch điều hành kiêm đồng giám đốc điều hành của TSMC, đã có bài phát biểu quan trọng tuyệt vời. Ông mô tả sự thay đổi của ngành từ các thiết bị phẳng sang FinFET và gần đây là công nghệ nanosheet cho các thiết bị bao quanh cổng 2nm. Tạo mẫu cũng đã phát triển từ in thạch bản nhúng sang EUV và EUV nhiều mẫu. Đồng tối ưu hóa công nghệ thiết kế (DTCO) cũng giúp đưa công nghệ lên một tầm cao mới. Ví dụ, cấp nguồn phía sau giúp giảm điện năng và tăng mật độ.
Ông cũng thảo luận về quá trình phát triển từ FinFET sang FET nanosheet đến các kiến trúc bổ sung hoặc CFET xếp chồng theo chiều dọc. Ông giải thích rằng phương pháp CFET dày đặc hơn 1,5 đến 2 lần so với các thiết bị nanosheet và dự kiến sẽ tiếp tục mở rộng Định luật Moore. Ông giới thiệu công việc do TSMC thực hiện để hiện thực hóa CFET. Tại IEDM năm nay, TSMC đã trình diễn biến tần CFET bước sóng 48nm đầu tiên và nhỏ nhất.
Mi Yujie giải thích rằng ngoài CFET, việc tiếp tục theo đuổi các công nghệ logic hiệu suất cao hơn và tiết kiệm năng lượng hơn đòi hỏi phải đẩy nhanh việc tìm kiếm các vật liệu kênh ngoài vật liệu dựa trên silicon. Ông giải thích rằng ống nano carbon (CNT) và dichalcogenides kim loại chuyển tiếp (TMD) đã thu hút được sự quan tâm lớn vì các đặc tính vật lý và điện tử của chúng. Trong không gian kết nối, ông đã thảo luận về một loại vật liệu 2D mới đang được khám phá như một giải pháp thay thế tốt hơn cho đồng. Vật liệu này có điện trở suất tấm thấp hơn đồng ở độ dày giảm, giúp giảm thiểu điện trở đường dây tăng lên trong hình học có tỷ lệ và cải thiện hiệu suất tổng thể.
Tiến sĩ Mi sau đó thảo luận về công nghệ tích hợp hệ thống (IV). Mặc dù điều quan trọng là phải thúc đẩy quy mô công nghệ 2D để tạo ra các bóng bán dẫn tốt hơn và mật độ đóng gói cao hơn trong các SoC tích hợp nguyên khối, nhưng điều quan trọng là phải đổi mới vượt ra ngoài cấp độ chip để mở rộng khả năng tích hợp vào lĩnh vực không đồng nhất.
Ông giải thích rằng các công nghệ đóng gói và xếp chồng silicon tiên tiến, bao gồm SoIC, InFO và CoWoS, tiếp tục thu nhỏ đáng kể khoảng cách kết nối giữa các chip, có khả năng tăng mật độ kết nối 3D lên sáu bậc độ lớn khác.